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Rechnerorganisation I


Kamera Dennis Böckelken
Marvin Zägel
von Prof. Dr. Harald Richter

im Sommersemester 2015

Vorlesungskennung: S 1211

Die Vorlesung besteht aus den drei Teilen A, B und C. In Teil A sollen die Studierenden die Grundlagen der Rechnerarchitektur kennenlernen. In Teil B ist das Lernziel die Peripherieeinheiten eines Prozessors. In Teil C lernen die Studierenden die Architektur von RISC-Rechnern mit Schwerpunkt auf Verfahren zur Beschleunigung der Befehlsausführung.

Weitere Informationen zur Vorlesung:
Institut für Informatik oder im Vorlesungsverzeichnis

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Vorlesungen


Vorlesung 1: Übersicht zu den Prozessorfamilien, Grundlagen der Rechnerorganisation

Vorlesung Nr. 1
Aufgezeichnet am 29.09.2016 | 77 Aufrufe

01:31:19

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Vorlesung 2: Grundlagen der Rechnerorganisation

Vorlesung Nr. 2
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Vorlesung 3 : Grundlagen der Rechnerorganisation

Vorlesung Nr. 3
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01:32:11

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Inhalt:
Rechenwerke, Registerspeicher, Zähler

Vorlesung 4: Grundlagen der Rechnerorganisation

Vorlesung Nr. 4
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01:31:59

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Inhalt:
Moore Automatik, Speicher, Bussysteme, Peripherie

Vorlesung 5: Grundlagen der Rechnerorganisation

Vorlesung Nr. 5
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01:31:47

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Inhalt:
Fesplatten, von Neumann Maschine, Steuereinheiten

Vorlesung 6: Grundlagen der Rechnerorganisation

Vorlesung Nr. 6
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01:02:27

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Inhalt:
Embedded Controller, DMA (Direct Mermory Access), Eigener I/O Adressraum, Polling, Interrupts

Vorlesung 7: Grundlagen der Rechnerorganisation, Die Zentraleinheit (CPU)

Vorlesung Nr. 7
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Vorlesung 8: Die Zentraleinheit (CPU)

Vorlesung Nr. 8
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Vorlesung 9: Cisc Prozessoren, Caches

Vorlesung Nr. 9
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01:33:47

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Inhalt:
Orhogonaler Befelssatz, CISC-Prozessoren, Register/Speicher Architektur, Caches

Vorlesung 10: Caches, Virtueller Hauptspeicher und Speicherverwaltung

Vorlesung Nr. 10
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01:23:36

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Vorlesung 11: Virtueller Hauptspeicher und Speicherverwaltung, Risc Prozessoren

Vorlesung Nr. 11
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01:30:24

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Vorlesung 12: Beschleunigung der Befehlsausführung bei RISC-Prozessoren

Vorlesung Nr. 12
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01:29:55

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Inhalt:
Pipelining: Pipeline-Prinzip, Mit und ohne Pipelining, Raum-Zeitdiagramm für den Durchlauf eines Befehls, Vergleich ohne/mit Pipelining, Maße bei einer Pipeline, Speedup (Beschleunigung), Arithmethisches-, Phasen- und Befehls-Pipelining, Superpipelining, Vorteil von Superpipelining, Nachteil von Superpipelining, Blasenfreie Pipeline, Steuerflusskonflikte; Sprungvorhersage (Branch Prediction): Branch Unit, Branch Target Cache (Sprungzielspeicher), Aufgabenverteilung Sprungvorhersage/Sprungzielvorhersage, Vorteil von Sprungvorhersage + Sprungzielvorhersage, Nachteil von Sprungvorhersage + Sprungzielvorhersage, Maximale Beschleunigung der Befehlsausführung

Vorlesung 13: Beschleunigung der Befehlsausführung bei RISC-Prozessoren

Vorlesung Nr. 13
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01:31:25

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Inhalt:
Branch Target Cache, Sprungzielvorhersage, Statische Vorhersage, Prepare to branch, Assume Backward Branches as taken, Dynamische Vorhersage, Branch History Table. Pattern History Table, Verbesserte adaptive Sprungvorhersage, Mehrfache Sprungzielvorhersage, Beispiel Pentium 2, G-Shove Mode, Agrees Mode, Prädikatierung

Vorlesung 14: Beschleunigung der Befehlsausführung bei RISC-Prozessoren, Grenzen der Beschleunigung im Falle von Pipelining, Hinausschieben der Grenzen durch Scoreboarding und Tomasulo

Vorlesung Nr. 14
Aufgezeichnet am 29.09.2016 | 0 Aufrufe

01:28:21

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Inhalt:
Prädikatierung, Grenzen der Beschleunigung im Falle von Pipelining, Ressourcenkonflikt, Datenflusskonflikt, Write-After-Read Konflikt, Write-After-Write Konflikt, Hinausschieben der Pipelinegrenzen durch Scoreboarding und Tomasulo, Scoreboarding, Tomasolu

Vorlesung 15: Hinausschieben der Pipeline-Grenzen durch Scoreboarding und Tomasulo

Vorlesung Nr. 15
Aufgezeichnet am 29.09.2016 | 2 Aufrufe

00:38:43

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Inhalt:
Tomasulo Register

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