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Entwurf digitaler Schaltungen

von Dr. rer. nat. Carsten Giesemann

Beschreibung

4.2020

Vorlesungsaufzeichnungen

Autoplay
20.04.202004:40221
Einleitung
Vorstellung, Aufbau, Überblick
20.04.202020:40198
Standardschaltkreise
Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf
20.04.202029:13150
Große Übung 1
Logik und Signalverläufe
27.04.202023:09108
VHDL + FPGA
Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation
28.04.202012:42111
Große Übung
Installation von GHDL und GTKWave
30.04.202052:4593
Einführung in VHDL
Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation
30.04.202009:1555
Strukturbeschreibung
Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen
05.05.202023:1266
Laufzeittoleranz
Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse
06.05.202044:5762
Speicher
Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher
07.05.202001:07:0077
Große Übung 2
Rechnerübung mit dem Simulator ghdl
13.05.202055:5358
Synthese
Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints
13.05.202032:5959
Große Übung 3
Signaldarstellung, Signalverläufe, Strukturbeschreibung
19.05.202023:4641
Asynchrone Eingabe
Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes
20.05.202001:13:0063
Schaltungsoptimierung
Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD)
25.05.202042:3056
Rechenwerke
Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter
25.05.202038:5955
Große Übung 4
Zeittoleranzen, Abtastprozess, Register-Transfer-Funktion, Synthese
02.06.202055:0266
Automaten
Entwurf mit KV-Diagrammen, Beschreibung in VHDL, Redundante Zustände, Spezifikation und Entwurf
08.06.202026:4039
Große Übung 5
Signalflussplan, Zwischenabtastung, Asynchrone Übertragung
17.06.202001:04:0052
Operationsabläufe
Serielle Schnittstelle, Serieller Addierer, Dividierer
17.06.202020:5028
Große Übung 6
Register, Sythesefähige Prozesse
24.06.202047:4033
Gatterentwurf
MOS-Transistoren als Schalter, FCMOS-Gatter, Deaktivierbare Treiber, Transfergatter und Multiplexer, Geometrischer Entwurf
24.06.202020:5120
Signalverzögerung
Inverter, Logikgatter, Puffer
24.06.202051:1829
Große Übung 7
Schaltungsumformung, KV, Quine/McCluskey, OBDD
01.07.202032:0513
Latches und Register
Speicherzellen, Latches, Register, Taktversorgung
01.07.202040:0915
Blockspeicher
SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher
02.07.202048:4331
Große Übung 8
Automaten
02.07.202011:0911
Programmierbare Logikschaltkreise
Programmierbare Logikschaltkreise
02.07.202005:5412
Schaltungsentwurf mit FPGAs
Schaltungsentwurf mit FPGAs
08.07.202037:1613
CORDIC
Algorithmus, Simulation des Algorithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen
08.07.202048:5222
Große Übung 9
FCMOS
15.07.202001:05:0016
MiPro
Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele
15.07.202033:2113
Große Übung 10
CMOS, Transfergatter, Register
22.07.202001:02:0014
RISC-Prozessor
Pipeline-Verarbeitung, Pipeline-Auslastung, Simulationsmodell, Testbeispiele
22.07.202056:0645
Große Übung Klausur
Rechnen der Klausur vom Vorjahr