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Entwurf digitaler Schaltungen

von Dr. rer. nat. Carsten Giesemann

Beschreibung

4.2020

Vorlesungsaufzeichnungen

Autoplay
20.04.202004:40394
Einleitung
Vorstellung, Aufbau, Überblick
20.04.202020:40296
Standardschaltkreise
Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf
20.04.202029:13207
Große Übung 1
Logik und Signalverläufe
27.04.202023:09150
VHDL + FPGA
Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation
28.04.202012:42139
Große Übung
Installation von GHDL und GTKWave
30.04.202052:45123
Einführung in VHDL
Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation
30.04.202009:1571
Strukturbeschreibung
Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen
05.05.202023:1287
Laufzeittoleranz
Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse
06.05.202044:5783
Speicher
Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher
07.05.202001:07:0091
Große Übung 2
Rechnerübung mit dem Simulator ghdl
13.05.202055:5371
Synthese
Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints
13.05.202032:5977
Große Übung 3
Signaldarstellung, Signalverläufe, Strukturbeschreibung
19.05.202023:4658
Asynchrone Eingabe
Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes
20.05.202001:13:0082
Schaltungsoptimierung
Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD)
25.05.202042:3067
Rechenwerke
Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter
25.05.202038:5973
Große Übung 4
Zeittoleranzen, Abtastprozess, Register-Transfer-Funktion, Synthese
02.06.202055:0282
Automaten
Entwurf mit KV-Diagrammen, Beschreibung in VHDL, Redundante Zustände, Spezifikation und Entwurf
08.06.202026:4049
Große Übung 5
Signalflussplan, Zwischenabtastung, Asynchrone Übertragung
17.06.202001:04:0060
Operationsabläufe
Serielle Schnittstelle, Serieller Addierer, Dividierer
17.06.202020:5037
Große Übung 6
Register, Sythesefähige Prozesse
24.06.202047:4044
Gatterentwurf
MOS-Transistoren als Schalter, FCMOS-Gatter, Deaktivierbare Treiber, Transfergatter und Multiplexer, Geometrischer Entwurf
24.06.202020:5127
Signalverzögerung
Inverter, Logikgatter, Puffer
24.06.202051:1838
Große Übung 7
Schaltungsumformung, KV, Quine/McCluskey, OBDD
01.07.202032:0522
Latches und Register
Speicherzellen, Latches, Register, Taktversorgung
01.07.202040:0923
Blockspeicher
SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher
02.07.202048:4341
Große Übung 8
Automaten
02.07.202011:0920
Programmierbare Logikschaltkreise
Programmierbare Logikschaltkreise
02.07.202005:5423
Schaltungsentwurf mit FPGAs
Schaltungsentwurf mit FPGAs
08.07.202037:1622
CORDIC
Algorithmus, Simulation des Algorithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen
08.07.202048:5231
Große Übung 9
FCMOS
15.07.202001:05:0023
MiPro
Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele
15.07.202033:2124
Große Übung 10
CMOS, Transfergatter, Register
22.07.202001:02:0029
RISC-Prozessor
Pipeline-Verarbeitung, Pipeline-Auslastung, Simulationsmodell, Testbeispiele
22.07.202056:06109
Große Übung Klausur
Rechnen der Klausur vom Vorjahr