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Grundlagen der Digitaltechnik

von Dr. Carsten Giesemann

Beschreibung

4.2021

Vorlesungsaufzeichnungen

Autoplay
22.04.202103:32208
Einleitung
Einleitung, Aufbau, Überblick
22.04.202120:40162
Standardschaltkreise
Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf
22.04.202129:13109
Große Übung 1
Logik und Signalverläufe
22.04.202123:0985
VHDL + FPGA
Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation
22.04.202112:3996
Große Übung
Installation von ghdl und gtkwave
22.04.202152:4074
Einführung in VHDL
Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation
22.04.202109:1561
Strukturbeschreibung
Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen
22.04.202123:1247
Laufzeittoleranz
Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse
22.04.202144:5756
Speicher
Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher
22.04.202101:06:0067
Große Übung 2
Rechnerübung mit dem Simulator ghdl
22.04.202155:5343
Synthese
Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints
22.04.202132:5962
Große Übung 3
Signaldarstellung, Signalverläufe, Strukturbeschreibung
22.04.202123:4643
Asynchrone Eingabe
Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes
22.04.202101:13:0055
Schaltungsoptimierung
Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD)
22.04.202142:3045
Rechenwerke
Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter
22.04.202138:5953
Große Übung 4
Zeittoleranzen, Abtastprozess, Register-Transfer-Funktion, Synthese
22.04.202155:0256
Automaten
Entwurf mit KV-Diagrammen, Beschreibung in VHDL, Redundante Zustände, Spezifikation und Entwurf
22.04.202126:4043
Große Übung 5
Signalflussplan, Zwischenabtastung, Asynchrone Übertragung
22.04.202101:04:0040
Operationsabläufe
Serielle Schnittstelle, Serieller Addierer, Dividierer
22.04.202120:5030
Große Übung 6
Register, Sythesefähige Prozesse
22.04.202147:4028
Gatterentwurf
MOS-Transistoren als Schalter, FCMOS-Gatter, Deaktivierbare Treiber, Transfergatter und Multiplexer, Geometrischer Entwurf
22.04.202120:5124
Signalverzögerung
Inverter, Logikgatter, Puffer
22.04.202151:1838
Große Übung 7
Schaltungsumformung, KV, Quine/McCluskey, OBDD
22.04.202132:0517
Latches und Register
Speicherzellen, Latches, Register, Taktversorgung
22.04.202140:0919
Blockspeicher
SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher
22.04.202148:4334
Große Übung 8
Automaten
22.04.202111:0915
Programmierbare Logikschaltkreise
Programmierbare Logikschaltkreise
22.04.202105:5416
Schaltungsentwurf mit FPGAs
Schaltungsentwurf mit FPGAs
22.04.202137:1616
CORDIC
Algorithmus, Simulation des Algorithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen
22.04.202148:5227
Große Übung 9
FCMOS
22.04.202101:05:0013
MiPro (Minimalprozessor)
Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele
22.04.202133:2114
Große Übung 10
CMOS, Transfergatter, Register
22.04.202101:02:0011
RISC-Prozessor
Pipeline-Verarbeitung, Pipeline-Auslastung, Simulationsmodell, Testbeispiele
22.04.202156:0671
Große Übung Klausur
Rechnen einer Klausur