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Rechnerorganisation I

von Prof. Dr. Harald Richter

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Beschreibung

Die Vorlesung besteht aus den drei Teilen A, B und C. In Teil A sollen die Studierenden die Grundlagen der Rechnerarchitektur kennenlernen. In Teil B ist das Lernziel die Peripherieeinheiten eines Prozessors. In Teil C lernen die Studierenden die Architektur von RISC-Rechnern mit Schwerpunkt auf Verfahren zur Beschleunigung der Befehlsausführung.

4.2015

Vorlesungsaufzeichnungen

29.09.201601:31:191.067
Vorlesung 1: Übersicht zu den Prozessorfamilien, Grundlagen der Rechnerorganisation
29.09.201601:31:44413
Vorlesung 2: Grundlagen der Rechnerorganisation
29.09.201601:32:11280
Vorlesung 3 : Grundlagen der Rechnerorganisation
Rechenwerke, Registerspeicher, Zähler
29.09.201601:31:59256
Vorlesung 4: Grundlagen der Rechnerorganisation
Moore Automatik, Speicher, Bussysteme, Peripherie
29.09.201601:31:47201
Vorlesung 5: Grundlagen der Rechnerorganisation
Fesplatten, von Neumann Maschine, Steuereinheiten
29.09.201601:02:27114
Vorlesung 6: Grundlagen der Rechnerorganisation
Embedded Controller, DMA (Direct Mermory Access), Eigener I/O Adressraum, Polling, Interrupts
29.09.201647:59120
Vorlesung 7: Grundlagen der Rechnerorganisation, Die Zentraleinheit (CPU)
29.09.201654:57123
Vorlesung 8: Die Zentraleinheit (CPU)
29.09.201601:33:47127
Vorlesung 9: Cisc Prozessoren, Caches
Orhogonaler Befelssatz, CISC-Prozessoren, Register/Speicher Architektur, Caches
29.09.201601:23:3690
Vorlesung 10: Caches, Virtueller Hauptspeicher und Speicherverwaltung
29.09.201601:30:2472
Vorlesung 11: Virtueller Hauptspeicher und Speicherverwaltung, Risc Prozessoren
29.09.201601:29:5597
Vorlesung 12: Beschleunigung der Befehlsausführung bei RISC-Prozessoren
Pipelining: Pipeline-Prinzip, Mit und ohne Pipelining, Raum-Zeitdiagramm für den Durchlauf eines Befehls, Vergleich ohne/mit Pipelining, Maße bei einer Pipeline, Speedup (Beschleunigung), Arithmethisches-, Phasen- und Befehls-Pipelining, Superpipelining, Vorteil von Superpipelining, Nachteil von Superpipelining, Blasenfreie Pipeline, Steuerflusskonflikte; Sprungvorhersage (Branch Prediction): Branch Unit, Branch Target Cache (Sprungzielspeicher), Aufgabenverteilung Sprungvorhersage/Sprungzielvorhersage, Vorteil von Sprungvorhersage + Sprungzielvorhersage, Nachteil von Sprungvorhersage + Sprungzielvorhersage, Maximale Beschleunigung der Befehlsausführung
29.09.201601:31:2581
Vorlesung 13: Beschleunigung der Befehlsausführung bei RISC-Prozessoren
Branch Target Cache, Sprungzielvorhersage, Statische Vorhersage, Prepare to branch, Assume Backward Branches as taken, Dynamische Vorhersage, Branch History Table. Pattern History Table, Verbesserte adaptive Sprungvorhersage, Mehrfache Sprungzielvorhersage, Beispiel Pentium 2, G-Shove Mode, Agrees Mode, Prädikatierung
29.09.201601:28:2171
Vorlesung 14: Beschleunigung der Befehlsausführung bei RISC-Prozessoren, Grenzen der Beschleunigung im Falle von Pipelining, Hinausschieben der Grenzen durch Scoreboarding und Tomasulo
Prädikatierung, Grenzen der Beschleunigung im Falle von Pipelining, Ressourcenkonflikt, Datenflusskonflikt, Write-After-Read Konflikt, Write-After-Write Konflikt, Hinausschieben der Pipelinegrenzen durch Scoreboarding und Tomasulo, Scoreboarding, Tomasolu
29.09.201638:4368
Vorlesung 15: Hinausschieben der Pipeline-Grenzen durch Scoreboarding und Tomasulo
Tomasulo Register